问题:RTL...
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问题:Verilog的基本设计单元是模块。它是由两部分组成,一部分描述();另一部分描述逻辑功能,即定义输入是如何影响输出的。...
问题:ASIC...
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not...
问题:inout端口可以定义成下列哪种数据类型()。A、reg类型B、net类型C、reg或net类型D、整数类型...
问题:进程语句的启动条件是怎样?...
问题:在verilog语言中,a=4b’1011,那么a=()A、4b’1011B、4b’1111C、1b’1D、1b’0...
问题:子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化()。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法A、①③⑤B、②③④C、②⑤⑥D、①④⑥...
问题:下列语句中,不属于并行语句的是:()A、过程语句B、assign语句C、元件例化语句D、case语句...
问题:用assign描述的语句我们一般称之为()逻辑,并且它们是属于并行语句,即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或()逻辑,并且它们是属于串行语句,即于语句的书写有关。...
问题:基于EDA软件的FPGA/CPLD设计流程为:原理图/HDL文本输入→综合→_____→_____→适配→编程下载→硬件测试。正确的是()。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚A、③①B、①⑤C、④⑤D、④②...
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
问题:在case语句中至少要有一条()语句...
问题:随着EDA技术的不断完善与成熟,自顶向下的设计方法更多的被应用于()设计当中。...
问题:IP...
问题:在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?...
问题:已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()...
问题:下列标识符中,()是不合法的标识符。A、9moonB、State0C、Not_Ack_0D、signall...