画出图题5-8所示的JK触发器输出Q端的波形,输入端JK与CLK的波形如图示。(设Q初始状态为0)
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画出图题5-5所示的边沿触发D触发器输出端Q端的波形,输入端D与CLK的波形如图所示。(设Q初始状态为0)
试用上升沿D触发器构成异步3位二进制加法计数器,要求画出逻辑电路图,以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。
JK触发器及其输入信号波形如图所示,那么,在t=t0和t=t1时刻,输出Q分别为:
JK触发器及其输入信号波形如图所示,该触发器的初值为0,则它的输出Q为:
JK触发器,当J=1,K=0,该触发器的状态为( )。A 置“0” B 置“1” C 不变 D 计数
D触发器的应用电路如图所示,设输出Q的初值为0,那么,在时钟脉冲cp的作用下,输出Q为:A.1 B.cp C.脉冲信号,频率为时钟脉冲频率的1/2 D.0